陈明 · Analog Design Engineer

• 使用Cadence/Spectre完成多款运算放大器（两级运放、折叠共源共栅）设计，在1.8V电源下实现80dB增益与60°相位裕度，并通过-40°C至125°C全PVT仿真验证，后仿真增益退化小于3dB。

• 设计低温度系数带隙基准电路，在-40°C~125°C范围内温漂≤5ppm/°C，输出1.2V参考电压，版图面积仅0.02mm²，流片测试误差小于0.5%。

• 负责运放、带隙基准等核心模块的版图设计与匹配布局，通过DRC/LVS验证，成功流片2款测试芯片，良率>95%，交付8个基础模拟模块。

• 独立完成比较器、电流镜、偏置电路等6个基础模块的完整设计流程（原理图→前仿→版图→后仿），累计缩短项目迭代周期约20%。

• 主导设计一款用于基站接收链路的低噪声放大器，利用ADS进行电磁仿真与寄生参数提取，通过优化输入匹配网络将噪声系数从1.3dB降至0.85dB，增益提升至24dB，接收机带外抑制能力提高5dB。

• 独立完成锁相环架构设计与相位噪声优化，借助HSPICE对VCO和电荷泵进行噪声分析，将带内相位噪声从-98dBc/Hz@10kHz改善至-106dBc/Hz，锁定时间缩短至15μs，满足多载波场景下的信道分离要求。

• 采用差分共源共栅拓扑与片上电感补偿技术，结合ADS负载牵引仿真，使LNA的输入三阶交调点（IIP3）从-5dBm提升至+2dBm，有效抑制邻信道干扰对基带信号的影响。

• 针对PLL参考杂散问题，设计改进型电荷泵电流匹配电路与片内滤波器，通过HSPICE瞬态噪声仿真验证，将参考杂散降低12dB，使输出频谱纯度满足5G NR相邻信道泄漏比指标。

• 主导LNA与PLL联合仿真，在ADS中搭建系统级抗干扰测试平台，模拟-30dBm强干扰下接收通道阻塞特性，优化后电路在干扰频率偏移±5MHz时的增益压缩小于1dB，提升整机抗阻塞能力。

• 成功推动两款LNA与一款PLL芯片进入量产，量产测试数据显示良率超过94%，最终产品在实验室环境下的抗干扰测试通过率达到100%。

• 针对高性能SAR ADC项目，采用MATLAB建模进行系统级架构优化与噪声分析，设计12位精度、80MS/s采样率的逐次逼近型ADC，通过动态比较器偏移校准与电容阵列分段布局，实现信噪比72dB，功耗较上一代降低25%。

• 主导多相降压型DC-DC转换器架构设计，利用MATLAB搭建环路补偿模型并优化功率管尺寸，结合信号完整性仿真调整PCB布局，实现96.5%峰值效率、输出纹波低于3mV，满足手机主芯片供电要求。

• 推动产品量产阶段测试验证，引入自适应测试向量生成与良率分析流程，针对SAR ADC非线性问题优化共模电压设置，将批量生产良率从88%提升至96%，单颗芯片测试时间缩短20%。

• 负责电源管理芯片的系统级信号完整性诊断，通过仿真识别高频开关噪声耦合路径，重新设计去耦网络与关键节点走线，使输出噪声峰峰值从15mV降至4mV，通过客户整机认证并实现月出货量超200万颗。

• 作为模拟设计负责人，为低功耗电容式传感接口芯片定义架构，采用全差分开关电容电荷转移环路，通过动态元件匹配将1/f噪声压低至0.2fF等效输入，实测分辨率达到0.5fF。

• 在Cadence Virtuoso中完成从顶层系统到核心开关电容比较器的全定制设计，结合Monte Carlo与Corner分析，确保工艺角下检测误差≤1.5%，功耗仅9μA @ 1.8V。

• 主导前仿与后仿收敛，优化寄生电容敏感路径，使芯片在10kHz采样率下实现82dB信噪比，面积控制在0.32mm²，一次性流片成功并通过功能验证。

• 主导多相Buck转换器架构设计，针对超低纹波（<5mVpp）与96%峰值效率目标，采用电流模式控制与多环补偿策略，通过Simulink建模优化环路带宽与相位裕度，实现在20A负载下纹波仅3.8mVpp、满载效率96.2%，并通过热仿真将功率级温升控制在38°C以内，满足基站严苛热可靠性要求。

• 为解决多相交错并联时的均流挑战，设计基于平均电流检测的自适应均流算法，结合环路补偿网络动态调整各相占空比，通过Simulink仿真验证稳定性，使相间电流不均衡度小于1.5%，负载瞬态响应恢复时间缩短至8μs，过冲仅2.8%，显著提升系统鲁棒性。

• 针对高开关频率下的EMI与热耦合问题，主导完成功率级版图优化与散热方案设计，采用热仿真指导热过孔布局和相间屏蔽，使转换器在96%效率下热阻降至8.5°C/W，并通过IEC 61000-4-2静电放电测试及FCC Class B EMI标准，确保项目一次流片成功并进入量产。

• 作为技术负责人主导设计全差分仪表放大器与可编程增益放大器（PGA）级联链，采用斩波稳定与动态元件匹配架构，将共模抑制比提升至＞125dB，输入参考噪声密度降至8.5nV/√Hz（0.1–100Hz），最终通过IEC 60601医疗认证。

• 针对电极偏置漂移与工频干扰问题，引入自适应共模反馈环路与片内陷波滤波器，在保持PGA 0.5–1000倍可编程增益范围内，共模抑制比在全温度范围（0–70°C）波动小于3dB，器件良率提升至97.6%。

• 使用Altium Designer完成高密度混合信号布局，通过分离模拟/数字地平面、优化关键差分对走线及屏蔽层设计，使板级EMI辐射低于Class B限值6dB，一次性通过医用EMC辐射与抗扰度测试。

• 设计低噪声稳压器与主动纹波消除电路为仪表放大器供电，将电源抑制比（PSRR）在1kHz处提高至90dB，配合片内1/f噪声拐点低于0.5Hz的工艺优化，系统信噪比（SNR）达到112dB（20Hz带宽），满足心电/脑电采集指标。

• 主导芯片级与系统级联合故障模式分析，针对超过30个关键节点进行蒙特卡洛仿真与最坏情况分析，确保放大器在±10%电源波动下失真仍低于0.003%，最终项目通过医疗认证仅用时5个月，节省研发周期30%。

表彰在低功耗ADC架构设计上的突破性技术创新与成果应用。

获得中国发明专利授权，涉及高精度基准源电路的设计与实现技术。