林逸辰 · Analog IC Design Engineer

• 在一款 Sub-6GHz 射频前端芯片中，基于 28nm CMOS 工艺独立负责 LNA 与宽带驱动放大器设计，使用 Cadence Spectre/APS 完成全 PVT 及失配仿真，迭代优化源极负反馈与级间匹配网络，最终后仿真噪声系数降至 1.4 dB、增益达 21 dB、IIP3 为 -4 dBm，满足系统链路预算。

• 主导射频核心模块的版图规划与物理实现，在 Virtuoso Layout XL 中完成关键路径的隔离、屏蔽与对称设计，利用 EM 仿真工具对片上电感及互连线进行建模与优化，将版图引入的增益偏差控制在 0.6 dB 以内，后仿真与前仿真性能偏差小于 8%。

• 为支撑芯片快速评估，独立开发基于 S 参数与噪声系数的自动化测试向量及 MATLAB 分析脚本，协调搭建探针台与矢量网络分析仪测试环境，对首批工程样片进行在片测量，实测噪声系数 ≤1.5 dB、增益误差 <0.5 dB，与仿真高度吻合。

• 针对多模多频需求，设计一款 0.8–2.7 GHz 宽带低噪声放大器，采用电阻反馈与双谐振负载拓扑拓宽带宽，后仿真带内噪声系数 <2.2 dB、增益平坦度 ±0.4 dB，并顺利集成进接收链路完成级联前仿真验证。

• 针对 28 Gbps SerDes 接收链路，基于 Verilog-A 构建了含 Alexander 鉴相器、电荷泵与二阶环路滤波器的 CDR 行为级模型，结合 MATLAB 进行系统扫参仿真，将环路锁定时间优化至 120 ns，仿真效率较全电路级提升约 20 倍。

• 利用 HSPICE 对 CDR 环路中的高速采样保持及压控延时单元进行前仿真，通过蒙特卡洛与 PVT 分析优化偏置电路，将恢复时钟的随机抖动由初始 1.8 ps RMS 压低至 0.9 ps RMS，满足协议对 <1 ps RMS 的指标要求。

• 编写 MATLAB 自动化眼图分析脚本，扫描输入数据速率、摆幅与注入抖动幅度，量化 CDR 在不同 PVT 下的水平眼图张开度与抖动容限，筛选出误码率 <1e-12 的最优环路带宽，为后续电路设计划定安全裕量。

• 整理 CDR 行为级建模规范与前仿真验证流程，输出 3 份内部技术文档，使新工程师搭建同类型模型的时间缩短约 50%。

• 面向 2.4 GHz 低功耗接收前端高灵敏度需求，基于 65 nm CMOS 工艺独立完成宽带 LNA 架构选型与原理图设计，采用源简并共源共栅结构协同噪声与阻抗匹配，前仿真实现 2.8 mW 功耗下 1.6 dB 噪声系数与 19.8 dB 增益。

• 借助 SpectreRF 进行 S 参数与稳定性仿真，通过迭代调整输入匹配网络，使 2.3–2.5 GHz 内 S11 均低于 -14 dB，并利用 PSS+Pnoise 仿真将带内噪声系数平坦度控制在 ±0.15 dB。

• 运用 EMX 电磁仿真工具对关键螺旋电感、输入输出焊盘及高速走线进行 2.5D 全波电磁建模，提取 S 参数代入后仿真迭代，版图寄生引起噪声系数仅恶化 0.18 dB，带内增益维持在 19.5 dB 以上。

• 完成 DRC/LVS 与寄生参数提取，经 EMX 联合仿真的版图最终版本 IIP3 达 -4.5 dBm，3dB 带宽覆盖 400 MHz，并输出完整设计仿真报告与流片数据包。

• 为某 SoC 项目电源管理模块设计高电源抑制、低静态电流 LDO，独立完成从带隙基准到误差放大器的核心电路拓扑选择与晶体管级实现，TT 工艺角下仿真 PSRR 达 78 dB@1 kHz、静态电流仅 18 μA。

• 主导完整版图布局，采用深 N 阱隔离与伪差分布线降低衬底噪声耦合，提取寄生参数后仿真验证 PSRR 在 10 MHz 处仍保持 42 dB，负载调整率仿真仅 0.15 mV/mA。

• 针对数字负载频繁跳变引入瞬态过冲，设计动态偏置缓冲级与片内 50 pF 密勒补偿，10 μA 至 10 mA 阶跃下输出电压恢复时间小于 180 ns、跌落幅度小于 25 mV。

• 流片后参与 ATE 与 bench 联合测试，编写自动化测试脚本控制源表与频谱仪采集 PSRR/瞬态响应数据，实测 PSRR 与负载调整率与仿真偏差控制在 8% 以内。

• 完成包含工艺角、温度及蒙特卡洛的 5 维裕量分析，针对带隙基准启动时间与环路相位裕度给出设计边界，确保 3σ 范围内所有指标满足量产规范。

• 在 65nm CMOS 工艺下完成一款 10 位 50MS/s SAR ADC 的强臂动态比较器设计，基于 Spectre 搭建涵盖 PVT 与瞬态噪声的仿真平台，通过 500 点蒙特卡洛分析锁定输入差分对失配为主要失调源，未校准前失调电压标准差为 11.7 mV。

• 提出一种低功耗动态失调校准方案，结合衬底调谐与输出节点电荷补偿，将失调电压标准差压缩至 2.8 mV，额外静态功耗仅增加 5 μA，满足 ADC ENOB > 9.5 位的要求。

• 优化预放大级带宽与再生级正反馈通路，调整关键节点寄生并重构电荷共享时序，将比较器再生时间从 78 ps 缩短至 42 ps，在 1.2 V 电源下整体比较延迟低于 200 ps，功耗控制在 180 μW 以内。

• 完成比较器全定制版图设计，采用中心对称与虚拟管匹配布线，并提取 RCC 寄生参数进行后仿真，失调标准差较前仿真仅恶化 12%，再生时间增加 6 ps，依然满足系统时序裕量。

• 参与流片后测试，设计失调自动化扫描测试向量，实测校准后等效输入失调 3σ 覆盖在 5 mV 以内，动态性能稳定，支撑 ADC 在 50 MS/s 采样率下实现 9.6 位 ENOB。

低噪声放大器设计作品获得赛区二等奖，负责电路架构与版图实现。