刘铭远 · Analog IC Design Engineer

• 主导设计低dropout线性稳压器(LDO)，采用创新型自适应偏置架构，在1.2V输出时dropout电压降至80 mV，满载1 MHz处PSRR达55 dB，面积较竞品缩小30%，通过全温度范围仿真验证并量产。

• 独立完成高效率升压DC-DC转换器的全链路设计，包括bandgap基准、误差放大器及功率管驱动，在2.7~5.5V输入范围内实现95%峰值效率，输出纹波低于15 mVpp，指导版图工程师将关键寄生参数控制在目标值内。

• 为多款电源管理芯片设计高精度带隙基准电压源，通过曲率补偿与修调技术，使温漂系数降至8 ppm/°C（-40~125°C），电源抑制比在10 kHz处达到80 dB，支撑后续不同拓扑的LDO与DC-DC模块。

• 负责电源管理芯片的完整仿真验证流程，建立包含工艺角、蒙特卡洛及后仿真的自动化测试脚本，覆盖12个工艺角与2000次蒙特卡洛样本，提前识别4处版图寄生风险并指导优化，确保芯片一次流片成功率提升至90%以上。

• 主导高速模拟信号链芯片的架构设计，整合运放、有源滤波器、ADC与DAC模块，通过系统级混合信号仿真优化链路预算，实现16位250 MSPS流水线ADC与14位500 MSPS DAC协同工作，SFDR达88 dBc，整体功耗较竞品降低18%。

• 负责芯片级混合信号仿真与调试，搭建自动化回归测试平台，将前仿真至后仿真迭代周期从3周压缩至1.5周，支撑三次流片一次成功，量产良率从78%提升至92%。

• 领导团队完成三款高速信号链芯片量产交付，包括可编程增益放大器(PGA)与抗混叠滤波器，累计出货超800万颗，客户端返修率低于0.015%。

• 引入自适应后台数字校准算法，纠正高速ADC的失调与增益误差，将ENOB从11.5位提升至12.3位，同时功耗仅增加5%，并通过-40~125°C全温区验证。

• 作为车规级模拟芯片设计主管，主导一款高精度带隙基准电压源芯片的全流程开发，引入分段曲率温度补偿算法与老化筛选机制，最终实现温漂系数低于3 ppm/°C（-40~150°C），并带领3人子团队在4个月内完成AEC-Q100 Grade-1全项可靠性验证，首批样品良率提升至92%。

• 针对车用电源管理与传感器接口需求，重构团队现有运放IP库，建立覆盖±5%电源波动与125°C高温的仿真验证流程，输出3款低失调运算放大器（典型失调电压<15 μV），累计支撑4个客户项目的定点，缩短设计迭代周期30%。

• 主导建立车规级模拟芯片可靠性设计规范（含ESD、闩锁、HTOL、温度循环等），推动团队从“功能验证”转向“失效模式导向设计”，使新立项芯片的首次AEC-Q100测试通过率从75%提升至88%，并减少45%的后期改版次数。

• 面对通信设备对高功率密度、低热耗散的需求，独立设计一款3.3V输入、1.8V/3A输出的同步降压DC-DC转换器，采用片上补偿网络与动态死区时间优化技术，在500 kHz开关频率下实现峰值效率96.8%，全负载范围效率>93.5%，并通过Cadence Spectre完成PVT仿真，验证环路稳定性。

• 针对传统外置补偿方案面积大、成本高的问题，创新性地引入全集成三型补偿架构，结合自适应零点调整算法，使芯片面积较同类方案缩小40%，同时保持-40~125°C温度范围内相位裕度>60°，流片后实测转换效率经第三方认证达到业界领先的97.2%。

• 为解决轻载下效率骤降的痛点，设计多模式切换电路（PWM/PFM/突发模式），在10 mA轻载时效率从62%提升至81%，空载静态电流仅12 μA；该方案被纳入公司下一代产品技术库，并申请一项发明专利（已受理）。

• 主导完成该芯片从RTL至GDS的全定制设计流程，利用Spectre进行后仿真与EM/IR分析，单次流片成功率100%；芯片最终通过3000小时加速老化测试，量产良率达98.3%，支撑部门年度营收增长15%。

• 作为项目负责人，主导设计一款低噪声、低失调通用运算放大器，针对工业传感器前端噪声敏感需求，采用斩波稳定与自调零结合技术进行噪声分析和失调消除，实现输入等效噪声密度≤8 nV/√Hz（10 kHz）、输入失调电压≤5 μV，在0.18 μm BCD工艺下完成版图设计并通过HSPICE全工艺角仿真验证。

• 在版图设计阶段，引入对称布局与共质心匹配策略，结合顶层金属屏蔽层降低衬底耦合噪声，设计迭代3次后达到后仿真失调电压漂移≤1 μV（-40~125°C），流片后测试良率达97.8%，单颗芯片功耗仅为0.6 mW（5V供电）。

• 负责从规格定义到量产的全流程，组织团队完成12次设计评审，使用HSPICE进行Monte Carlo和噪声分析，优化频率补偿网络使单位增益带宽达12 MHz，相位裕度≥65°，驱动32 pF负载时摆率达3.5 V/μs。

• 成功推动该运放进入量产阶段，累计出货超120万颗，应用于环境监测和便携医疗设备，客户退货率低于0.1%，并通过内部可靠性测试（HTOL 1000小时无失效），为公司贡献约280万元销售额。

• 作为16位逐次逼近型ADC的技术骨干，针对高精度与低功耗的严苛指标，设计电容阵列分段式DAC架构并引入动态元件匹配算法，在Matlab中完成系统级建模及行为仿真；最终流片结果显示，有效位数(ENOB)达15.6位，功耗仅2.3 mW，相比同类产品降低30%。

• 为解决SAR ADC中比较器噪声与失调限制分辨率的问题，主导开发一种数字域自校准算法，通过片内注入测试序列并采用最小二乘拟合补偿，将INL/DNL从±2.5 LSB优化至±0.9 LSB，良率从72%提升至93%。

• 在混合信号验证阶段，利用Matlab/Simulink搭建全链路行为级模型，与Cadence仿真结果交叉比对，提前识别3个关键寄生耦合路径；通过版图优化和时钟方案调整，使信噪比(SNR)达到86 dB，满足16位无失码指标。

• 针对高速采样场景，提出一种动态逻辑异步时序优化方案，将转换周期缩短至12个时钟周期，同时采用低摆幅驱动技术将开关功耗降低42%；最终芯片在10 MS/s采样率下总功耗仅4.1 mW，性能系数(FoM)达到12 fJ/conv-step，处于业界领先水平。

• 作为技术负责人，主导车规级温度传感器芯片的架构设计，采用多级trim方案将初始失调校准至±0.1°C，最终量产精度达到±0.5°C，满足AEC-Q100 Grade 1要求。

• 设计片上ESD保护网络（HBM 2kV / CDM 1kV），并通过TLP测试验证触发电压与维持电流，确保芯片在±4 kV系统级ESD下无损伤。

• 领导团队执行完整的车规可靠性测试，包括1000小时HTOL（150°C）、500次温度循环（-40~150°C）及150°C稳态偏压寿命试验，一次通过AEC-Q100认证。

• 开发量产芯片测试方案，集成Trim、温度校准及功能测试于单次touchdown，测试时间缩短25%，并实现良率>99.2%，月产超10万颗。

因在DC-DC芯片效率优化项目中的突出贡献获得表彰

作为第一发明人获得国家发明专利授权