陈明 · Analog Layout Engineer

• 在0.18μm CMOS工艺下，利用Virtuoso XL完成低噪声运算放大器全定制版图设计，通过对称布局与共质心匹配技术将输入对管失配降至2%以内，运放开环增益达80dB。

• 执行Calibre DRC/LVS验证，手动修复126处尺寸违例及3处天线效应，最终版图一次性通过物理验证，芯片核心面积仅0.032mm²。

• 针对低噪声需求，采用Guard Ring隔离与差分信号等长走线，将输入参考噪声从12nV/√Hz优化至8.5nV/√Hz，满足读出电路信噪比≥95dB指标。

• 整合版图寄生参数提取并叠加至前仿真网表，输出电压摆幅与转换速率（SR=15V/μs）偏差均小于3%，确保后仿真结果与设计目标高度一致。

• 输出GDSII文件后，协助进行流片前最终检查，整理DRC/LVS报告及寄生参数文档，为后续量测提供完整的版图数据链。

• 在射频前端模块版图项目中，负责LNA与混频器的版图规划，使用Cadence Virtuoso进行对称匹配设计，使差分对失配降至0.3%以内，后仿真增益差控制在0.2 dB以内。

• 利用ADS完成关键互连线的EM仿真与寄生提取，识别出3处高寄生电容路径，通过调整走线宽度与间距将总寄生电容降低18%，使噪声系数改善0.4 dB。

• 主导混频器的射频版图布局，采用Guard Ring与差分信号等长走线，后仿真结果显示端口隔离度提升5.2 dB，转换增益提高1.8 dB。

• 集成LNA与混频器的整体版图，完成Calibre寄生参数提取与后仿真验证，确保S参数与前仿真偏差小于4%，满足项目指标要求。

• 与射频设计工程师协作，针对电感耦合问题优化版图间距与地孔分布，使串扰噪声降低22%，避免了重新流片风险。

• 在0.18μm CMOS工艺的带隙基准源版图项目中，使用Virtuoso XL进行全定制布局布线，通过13次迭代优化关键器件的对称性与匹配度，使电压失调降至2.8 mV以内。

• 设计完整的电源钳位与IO口ESD防护结构，基于工艺文件调整SCR触发电压，通过Assura完成DRC/LVS验证，消除所有违例并确保HBM 2 kV静电放电测试通过。

• 针对Bandgap核心区域的WPE效应，修改衬底接触布局并增加Guard Ring，使版图面积较初版缩减6%，同时将温漂系数从25 ppm/°C优化至17 ppm/°C。

• 利用Assura进行寄生参数提取，结合后仿真结果调整金属走线宽度与间距，将电源网络IR压降降低12%，满足电源管理模块的供电稳定性要求。

• 负责整理并维护项目版图设计规则检查脚本（DRC/LVS），建立可复用的版图单元库，将后续同类带隙基准源的设计周期缩短约20%。

• 半导体物理

• 集成电路设计

• 模拟集成电路

• 微电子工艺与器件

• 毕设：基于FinFET的7nm SRAM单元设计与优化

在基于低功耗运算放大器的版图设计赛道中获得西北赛区二等奖。