陈思涵 · Analog Layout Engineer

• 独立承担 12 位 200MSPS 流水线 ADC 全定制版图设计，基于 CMOS 130nm 工艺，完成顶层布局、电源网格设计、物理验证到 GDSII 交付的全流程，2024 年成功 Tapeout，版图后仿真有效位数达 11.5 位。

• 负责 PLL 模块版图，专注匹配与寄生优化，基于 PEX 抽取反复迭代，将 VCO 相位噪声由 -108 优化至 -112 dBc/Hz@1MHz，改善 4 dB，满足低抖动时钟分配需求。

• 采用 Virtuoso Layout XL 约束驱动布局与布线，配合 Calibre DRC/LVS 闭环验证，将整体 DRC 错误密度从 ~40 个/cm² 降至 <5 个/cm²，提前 3 个工作日签核。

• 协同电路团队制定版图设计检查清单，覆盖天线效应、阱密度、ESD 与 Latch-up，流片后工艺厂 DRV 零关键错误，IP 模块初版硅片即功能正常。

SAR ADC版图设计因精度与稳定性优异获评优秀毕业设计。