陈思远 · Chip Test Engineer

• 负责多款数字逻辑芯片（I2C、SPI接口控制器）的ATE测试方案开发，基于Teradyne J750平台编写测试向量并进行定频调试，首次通过率达95%，量产良率从89%提升至96%。

• 主导量产维护中的失效分析，通过Shmoo图与DFT协同优化，定位并修复3类系统性测试误判，误判率下降60%，年减少返测工时超200小时。

• 为6款新导入数字芯片设计ATE测试程序，覆盖功能测试、DC参数及频率扫描，平均测试时间缩短12%，单颗芯片测试成本降低18%。

• 建立测试向量复用库，将同类架构芯片的测试开发周期从4周压缩至2周，支撑公司同期芯片种类扩展30%而无新增测试工程师。

• 针对量产中出现的低良率批次，联合设计部门进行扫描链诊断与边界扫描分析，锁定两处DFT覆盖率不足点，修复后良率回升至97%以上。

• 针对公司新一代混合信号SoC，主导设计基于LabVIEW的自动化系统级测试方案，覆盖ADC/DAC动态参数、PLL抖动等12项关键指标，测试效率提升40%，量产测试时间由45秒缩短至27秒。

• 负责混合信号芯片的可靠性验证，设计并执行HTOL、TC、HAST等应力测试，累计发现3类早期失效模式；通过失效分析定位到电源管理模块的布局缺陷，推动设计修正后产品HTOL寿命从500小时提升至2000小时。

• 引入DFT策略，针对混合信号IP设计边界扫描与内置自测结构，测试覆盖率从85%提升至96%，测试向量生成时间降低50%。

• 主导建立混合信号芯片的失效分析流程，结合X射线、扫描声学显微镜和电性定位，成功分析20余批次失效样品，根因定位准确率达90%，推动三处工艺参数优化，批次良率从82%提升至93%。

• 主导设计16位SAR ADC自动化测试平台，基于Python开发仪器控制与数据采集程序，实现DNL、INL等静态参数及SNR、SFDR、THD等动态参数的全覆盖自动测量，测试项达18项，较手动测试效率提升70%。

• 针对高速ADC测试中的信号完整性问题，设计低抖动时钟分配与差分信号调理电路，将采样时钟抖动控制在1 ps以内，确保16位分辨率下动态参数测量重复性优于±0.3 LSB。

• 开发参数提取算法，利用最小二乘拟合与FFT窗函数校正消除频谱泄漏，SFDR测量精度提升至±0.5 dB；从数据采集到报告生成全流程自动化，单颗芯片测试时间从15分钟降至4分钟。

• 统筹测试方案验证，通过对比实验室高精度源表与平台测量结果，建立校准模型将DNL/INL测量偏差控制在±0.1 LSB内；项目周期内完成3个批次共200颗样片的全参数表征，助力设计团队定位并修复2项关键电路缺陷。

• 在面向某款多核SoC（集成4个CPU核与2个AI加速器）的量产测试方案开发中，协同DFT团队完成JTAG链拓扑设计及Scan链覆盖率分析，将测试覆盖率从92%提升至98.5%；通过重构ATE测试程序中的Pattern压缩算法与并行测试流程，单芯片测试时间由18.3秒降至12.1秒，量产周期缩短31%，年产能增加约22万颗。

• 针对该SoC内部复杂电源域与时钟域交叉的问题，主导设计基于JTAG的边界扫描测试序列，精准定位15处跨域桥接失效点；同步优化ATE程序中的DC参数测试模块，将漏电流与功耗测试的重复性误差控制在±1.2%以内，确保量产良率稳定在97.3%以上。

• 为缩短量产周期，基于Scan链的故障诊断结果，开发自适应Pattern跳转算法——对高故障概率区域实施全扫描、低故障区域采用抽样策略，ATE测试向量数减少28%；结合多站点并行测试方案，单芯片测试成本降低19%，整体量产周期压缩30.2%。

• 主导车规级MCU的HTOL测试方案设计，在150°C结温下对200颗样品进行1000小时加速老化，暴露出3类早期失效模式（栅氧化层击穿、金属电迁移、封装键合剥离），推动设计团队优化版图布局与金属层厚度，使HTOL首次通过率从72%提升至96%。

• 规划并执行HAST测试，在130°C/85%RH/2.3atm条件下对80颗样品加压264小时，识别出钝化层微裂纹导致的漏电失效；协同工艺工程师引入氮化硅双层钝化方案，将HAST后功能完好率从68%提高至94%。

• 针对失效样品的物理分析（FIB/SEM/EDS）定位到电源域ESD器件的电流集中效应，提出增加镇流电阻与局部衬底接触孔的设计修改，经DoE验证后已纳入下一版光罩，预期将ESD箝位电压波动幅度降低35%。

• 建立失效数据库并编写根因分析报告，将失效模式、机理、缓解措施归档为12条车规级设计规则（DfR），直接用于后续三款MCU的可靠性预评估，使新流片产品的HTOL/HAST一次通过率平均提升至91%。

因在ADC测试项目中实现良率提升12%而获得表彰