赵明 · 模拟芯片设计

• 面对多款通信芯片对高性能模拟IP的迫切需求，主导设计低失调运算放大器（输入失调电压≤50μV）、低噪声LDO（PSRR>85dB@1kHz）及高速比较器（传播延迟<3ns），基于Cadence Virtuoso与Spectre完成全工艺角仿真与蒙特卡洛分析，确保IP在-40~125°C温度范围内稳定工作。

• 作为模拟设计核心成员，统筹3款量产芯片（涵盖SerDes、射频收发机）的模拟模块集成，独立完成从架构定义、电路设计到版图审查的全流程，一次性流片成功且首批硅片测试全部通过，累计节省2次改版周期。

• 针对电源管理链的稳压需求，开发超低静态电流LDO（IQ=1.2μA）与高精度带隙基准（初始精度±0.5%），通过折叠共源共栅拓扑与动态补偿技术，将负载调整率优化至0.01%/mA，助力芯片整体功耗降低18%。

• 为提升信号链响应速度，设计轨到轨输入/输出运算放大器，驱动8pF电容时增益带宽积达150MHz，配合自偏置比较器实现快速过零检测，使ADC采样保持电路建立时间缩短40%。

• 主导构建内部模拟IP验证平台，编写自动化仿真脚本（Skill/OCEAN）覆盖所有关键指标，将模块级验证效率提升60%，并建立跨项目IP复用库，推动团队设计周期从6个月压缩至4.5个月。

• 针对某通信基站射频前端对极低噪声的需求，作为核心设计者独立完成低噪声放大器（LNA）架构选型与电路设计，采用HSPICE完成跨工艺角（TT/SS/FF）噪声匹配仿真与版图前寄生提取，最终实现0.8dB典型噪声系数与20dB增益，增益平坦度优于±0.3dB。

• 主导版图优化流程，通过深N阱隔离、对称差分布线及片上去耦电容网络将关键寄生参数降低40%，同时将LNA版图面积控制在0.12mm²以内，满足芯片面积约束并显著提升抗衬底噪声能力。

• 制定量产测试方案并搭建自动测试平台，完成1000颗样本的噪声系数与增益统计，实测均值NF=0.82dB、增益=19.8dB，良率达98.5%，推动LNA模块成功进入量产阶段。

• 引入电感源极退化与电流复用技术，在保持20dB增益的同时将功耗压低至3.2mW（VDD=1.8V），相比同类设计功耗降低22%，满足系统低功耗指标。

• 主导高精度带隙基准源设计，采用MATLAB建模解析曲率补偿拓扑，将-40°C~125°C温漂系数从初始的14ppm/°C优化至4.2ppm/°C，精度提升67%。

• 执行超过800次蒙特卡洛仿真，覆盖5种工艺角与3σ随机偏差，确保量产良率≥98.7%，温漂上限严格控制在5ppm/°C以内。

• 引入分段线性补偿与自偏置共源共栅结构，实现参考电压绝对精度±0.25%，电源抑制比（PSRR）在100kHz下达到85dB。

• 优化版图匹配与热分布设计，芯片面积压缩至0.011mm²，静态电流仅16μA，满足低功耗通信芯片的应用要求。

• 主导从流片到量产验证的全流程，通过三批次晶圆测试与老化考核，最终该带隙基准IP被集成至3款量产通信SoC中。

因低噪声放大器设计方案的突破性指标获评