陈思远 · 模拟版图工程师

• 主导R-Chip射频前端模块全定制版图，基于Cadence Virtuoso完成LNA与Mixer布局布线，采用梳状匹配与深阱隔离将噪声系数优化至1.8dB，5.8GHz频段小信号增益波动控制在±0.3dB内。

• 执行多轮DRC/LVS与寄生提取，结合后仿定位并消除衬底耦合导致的增益凹陷，将混频器端口隔离度提升至42dB，确保首版流片即满足设计规格。

• 建立射频版图审查checklist与EM仿真闭环流程，将版图迭代从6周压缩至4周，支撑该接收链路流片成功；芯片回片实测灵敏度达-96dBm，一次性通过系统级链路测试。

• 主导64通道收发信机全模拟链路版图规划，制定高频差分对布线及多层屏蔽策略，通道间隔离度从-45dB提升至-58dB，多通道幅相一致性波动<±0.8°。

• 针对跨板级高速模拟信号瓶颈，采用ADS场路联合仿真迭代优化传输线布局与过孔过渡，将400MHz瞬时带宽内群时延波动压缩至±15ps，满足波束赋形严苛时序。

• 基于Calibre PERC进行全芯片EM/IR分析，定位并消除功率放大器偏置网络电流拥挤点，重构星型电源网格使峰值IR压降降低32%，保障大功率发射ACLR指标。

• 牵头搭建信号完整性闭环验证流程，制定版图寄生约束与屏蔽规则库，模拟链路因版图耦合引起的迭代降至零，支撑接收灵敏度稳定达-117dBm。

• 组建并带领5人版图团队，重构全芯片版图任务分解与里程碑，通过模块并行推进与每日站会闭环，项目设计周期压缩20%，如期交付超低功耗传感器接口芯片全版图。

• 主导数模混合芯片顶层集成，协同模拟/数字设计师迭代优化floorplan与电源网格，在容纳低噪声PGA、16-bit SAR ADC及数字控制等模块下，芯片面积较初始规划缩小12%，在8.2mm²内一次性拼接成功。

• 针对亚阈值与常关模拟链路，制定专用衬底隔离、门控电源版图与多阈值器件低功耗布局策略，芯片实测待机功耗仅370nA，较设计规格降低约25%。

• 基于Mentor Graphics（Pyxis与Calibre）搭建全芯片自动化验证流程，将DRC/LVS迭代与后端signoff周期从3周压缩至10个工作日，并确保顶层总寄生提取一致性。

• 与封装及系统团队联合评估衬底噪声耦合路径，在顶层版图主动优化敏感节点屏蔽与回流地，系统联调中信噪比较仿真基线提升1.8dB。

• 主导某型Ku波段雷达接收前端全链路版图设计，涵盖LNA、混频器与中频放大器，7个月内完成从顶层规划到GDS交付，一次流片满足系统链路预算与噪声系数要求。

• 针对高频寄生敏感节点，建立基于EMX的寄生提取与迭代优化流程，将混频器输出端关键寄生电容压低约18%，中频3dB带宽提升至设计指标的1.2倍。

• 重构版图布局，通过变压器与传输线紧凑化排布消除冗余走线，芯片总面积较原始floorplan缩减14%，同时满足模块间隔离要求。

• 设计接地隔离环与多层电源网格，将Ku波段串扰隔离度提升至>58dB，保障微弱回波信号的链路信噪比。

• 与电路团队协同迭代LNA输入匹配版图走线，将输入端S11控制在<-16dB，实测噪声系数稳定达0.8dB目标，无频偏退化。

• 主导28Gbps SerDes收发链路模拟部分版图规划与实现，重点重构高速时钟树布局，通过差分对对称性优化与多级缓冲插入，在Cadence PVS中完成物理验证闭环，关键通道输出抖动降低20%。

• 针对CDR与PLL等抖动敏感模块，构建高对称时钟分配网络并引入独立guard ring隔离，结合版图寄生反标迭代优化，将时钟偏斜控制在2ps内，保证28Gbps数据恢复时序裕量。

• 为解决通道间串扰导致的确定性抖动，重新设计信号屏蔽结构与电源网格，将相邻通道耦合噪声压低约15%，并配合电路设计师完成全链路后仿，验证版图对抖动的改善。

• 建立高速SerDes版图设计检查清单，整合Cadence PVS DRC/LVS/ERC验证与定制化天线、密度约束，流片前实现零违规签核，支撑一次性流片成功。

• 全面主导四相降压PMIC模拟版图顶层规划，应对30A峰值负载与四相均流架构，设计全对称功率MOSFET阵列floorplan，将各相功率路径寄生电阻偏差控制在2%以内。

• 建立电-热多物理场仿真流程，迭代优化功率管排布密度、顶层金属厚度与散热孔布局，将芯片结温热点从142°C降低22°C，全负荷下四相温差≤6°C。

• 针对高瞬态负载跳变（0→15A/μs），优化功率环路与去耦电容排布，结合封装寄生建模，将输出电压过冲与下冲限制在标称值的±4%以内。

• 制定大电流金属互连与电迁移冗余设计规则，覆盖200万功率MOS单元及关键顶层网格，版图一次通过2000小时高温工作寿命验证。

• 协同电路设计团队为精密模拟控制器植入深N阱隔离与分级保护环，敏感节点串扰抑制至-85dB，流片实测峰值效率94.7%，纹波<10mVpp。

• 主导射频收发芯片从28nm平面工艺向12nm FinFET工艺迁移，系统梳理300余条新增DRC/DFM规则差异，针对FinFET栅极密度与阱邻近效应重构约束脚本，投片后零违规，一次性流片验证通过。

• 针对迁移中器件失配加剧风险，重新设计关键电流镜与差分对共质心布局，并引入连续虚拟栅极，后仿失配标准差降低约30%，量产芯片性能偏移≤±3%。

• 优化高频链路版图寄生环境，重构深N阱隔离与敏感节点屏蔽，迁移后低噪声放大器增益偏差压缩在0.5dB以内，VCO相噪恶化<1dBc/Hz，满足系统链路预算不变。

• 建立12nm迁移工艺检查清单与标准化流程，覆盖密度填充、天线效应修复及应力效应，使同架构IP后续迁移周期缩短约40%。

• 与晶圆厂就14条过度保守的DRC规则进行深入技术协商，推动放宽有源区密度上限约束，在不增加漏电的前提下回收约3%裸芯面积，消除布线拥塞瓶颈。

因5G射频前端版图团队杰出贡献而获奖。

因低噪声放大器版图设计突破而获奖。

因成功培养多名初级版图工程师而获奖。