周远航 · 电路设计

• 参与基于Cadence OrCAD Capture的平板电脑主板原理图设计，独立完成LPDDR3/PMIC/Codec等子模块的电路集成与封装符号建库，在方案审查阶段发现并修正2处PMIC上电时序冲突潜在风险，确保首版原理图零逻辑错误交付Layout。

• 协同PCB团队定义高速接口物理约束，针对MIPI DSI与USB 3.0差分对进行阻抗及等长规则梳理，指导完成8层HDI板关键信号扇出评估，使Layout评审一次通过率从67%提升至92%。

• 在EVT/DVT阶段主导主板电源与低速总线功能调试，使用频谱仪与高速示波器进行纹波/噪声与DDR3L信号完整性摸底，定位并解决一起DDR3L Vref纹波过大导致的间歇性数据出错，保证工程样机功能测试一次通过。

• 牵头系统功耗优化，通过替换低静态电流LDO、重整各路电源上下电时序并配合软件DVFS调优，在典型视频播放场景下将整板功耗降低18%，待机功耗从110mW压缩至76mW。

• 搭建基于Sigrity PowerDC的早期电源分配网络直流仿真流程，量化分析核心供电轨压降与通流瓶颈，推动将CPU供电平面的直流压降由28mV优化至12mV，成为后续项目电源设计基线参考。

• 主导5G基站基带板数字电路架构设计，负责16片DDR4颗粒与多路28Gbps SerDes互连方案，构建全链路信号完整性仿真并在Xilinx Vivado与HyperLynx中闭环优化，最终将DDR4数据眼图裕量从12%提升至26%，保障2400MT/s速率下系统级零误码。

• 制订高密度多层板PCB Layout约束规范，针对高速SerDes差分对优化叠层阻抗与过孔反焊盘结构，使回波损耗指标改善3.2dB，发送端眼高合规余量达到18%，一次性通过一致性测试。

• 搭建板级PI-SI联合仿真流程，重构PDN去耦网络布局，将核心供电轨的负载瞬态纹波控制在±1.8%以内，支持10颗高速SerDes收发器在全温范围内无失锁运行。

• 主导基带板EVT/DVT阶段调试，定位并解决DDR4时序偏差与时钟树抖动耦合问题，驱动基带硬件V1.1版一版成功，小批量产测试直通率达到98.6%。

• 协同算法与软件团队进行板级接口时序收敛，推动SerDes链路误码率从1E-11优化至1E-14，支撑整机系统通过运营商进网测试。

• 主导L4级自动驾驶域控核心板硬件架构设计，定义多SoC与低功耗MCU异构互连方案与12层HDI叠层结构，规划关键高速总线拓扑，使板级互连总带宽达到320 Gbps，满足下一代域控算力升级需求。

• 搭建符合ISO 26262 ASIL-D的硬件功能安全开发体系，主导整车安全概念向硬件安全需求的分解与FMEA/FTA分析，设计独立看门狗与冗余掉电保护链路，一次性通过TÜV认证机构硬件安全评估。

• 针对-40～105℃车载环境设计多电源域滤波与保护网络，融合多级LC滤波与动态电压调节，将核心SoC供电轨纹波噪声压控在≤5 mVpp，确保AEC-Q100可靠性应力下的电源完整性裕量。

• 主导整板系统级EMC设计，平衡层叠、分割与去耦布局，以预扫描分析法优化谐振点，在CISPR 25 Class 5限值下实现辐射发射≥6 dB裕量，将等效整改周期缩短40%。

• 构建覆盖153项硬件安全机制的故障注入与验证矩阵，通过多轮HIL台的故障注入回归测试，闭环7项潜伏硬件失效模式，工程样件阶段转交后缺陷率控制在0.2%以下。

• 主导某头部数据中心客户FPGA加速卡硬件架构定制，全面负责PCIe Gen5与HBM2E通道的SI仿真与PCB材料选型，将差分插入损耗预算压缩至−6.5 dB以内，眼图高度裕量提升至35%，首版即通过系统级信号质量验收。

• 针对多路FPGA与DDR5大电流供电的PDN噪声裕量瓶颈，搭建频域目标阻抗与瞬态时域联合仿真环境，重新设计堆叠结构与去耦电容阵列，使10 kHz–100 MHz频段峰值阻抗下降58%，Vcore瞬态跌落由±65 mV收缩至±21 mV。

• 指导客户解决高速背板互连的反射与串扰难题，采用全链路3D建模与统计眼图方法学，优化过孔反焊盘形态与连接器信号排布，确保28 Gbps NRZ通道的COM值满足IEEE 802.3bj标准，一次通过合规测试。

• 沉淀SIPI仿真规范、设计Checklist与材料选型指南12份，为3家核心客户提供驻场技术支持，推动其首版设计调试周期平均压缩3周，加速卡参考设计获选率同比提升40%。

• 主导基于ARM Cortex-A53四核处理器的物联网网关核心板方案选型与原理图设计，协同Layout团队完成8层HDI堆叠，最终整板待机功耗控制在2.3W以内，并通过了-20℃~70℃宽温拷机测试。

• 针对DDR3高速并行总线，利用HyperLynx完成前仿真并制定等长与阻抗约束规则，实测读写眼图裕量提升约35%，确保667Mbps速率下2000次压力测试零误码。

• 设计多路eMMC 5.1与SPI NOR Flash的复合启动与存储架构，优化上电时序与复位逻辑，将冷启动至系统就绪时间压缩到3.8秒，满足边缘场景快速联动要求。

• 搭建电源树并完成LDO与DC-DC混合供电网络的时序仿真与纹波评估，通过PDN目标阻抗优化将VDD_ARM动态压降控制在±3%以内，保障射频与基带协同工作稳定性。

• 运用Icepak对全封闭网关壳体下的核心板做热仿真，识别eMMC与PMIC热点，通过调整铜皮开窗与增加散热过孔阵列，使最高结温降低11℃，满足无风扇设计热可靠性要求。

• 牵头某通信设备巨头新一代承载设备高速背板（56Gbps PAM4）信号完整性攻关，针对32英寸关键SerDes通道建立三维全波电磁模型与IBIS-AMI联合仿真平台，量化过孔stub、连接器及走线损耗，通过背钻消除stub谐振，将通道微分插损@14GHz从-19.8dB优化至-14.5dB，仿真与实测吻合度达0.96。

• 针对相邻连接器区域的密集串扰问题，设计“哑孔+接地围栏”阵列并重构层叠与返回路径，使近端串扰总功率和降低7.3dB、远端串扰改善5.8dB，在最差40mV眼高条件下将眼图宽度张开率从0.58Ui提升至0.71Ui。

• 主导开发高精度TRL去嵌与夹具校准方法，自制多线校准件并与矢量网络分析仪联用，剥离测试夹具引入的额外反射与损耗，将去嵌后S参数残余误差控制在±0.2dB以内，从根源上终结了仿真与实测“两张皮”的争论。

• 作为硬件负责人，协调3人团队与结构、工艺、测试联动，推动设计准则落地，项目提前12天完成全温背板级验证，为设备万套级商用发货扫清高速链路瓶颈。

• 面对多核SoC与AI加速芯片共享电源平面引发的PDN阻抗超标风险，主导搭建了覆盖VRM至BGA焊球的频域阻抗仿真模型，系统性优化PCB叠层与去耦电容组合，将目标频段内阻抗峰值从195mΩ压低至62mΩ，核心0.8V供电纹波稳定在±2.8%以内。

• 通过大电流场景下的IR压降仿真定位供电瓶颈，重构多相供电的相位分配与铜皮开窗，在85A满载工况下将0.85V核心轨压降由89mV降至27mV，确保电压精度符合ASIL-B功能安全容限。

• 设计多芯片互联场景的去耦电容网络，利用Q值匹配与反谐振点分析消除中频段阻抗峰，将10kHz~80MHz频段的PDN阻抗拉低至19mΩ以下，使AI处理器负载突变引发的电压阶跃被控制在50mV以内。

• 定义并落地14层高密度PCB叠层方案，将大电流电源层与高速信号层隔离并采用双带线结构，使PDN回路电感降低约44%，同时保障多路25Gbps SerDes通道参考平面连续性，一次性通过CISPR25 Class 3辐射发射测试。

• 建立多相供电动态响应仿真闭环流程，选定最优相位交叠角与开关频率，将满载瞬态电压跌落由128mV缩减至39mV，恢复时间小于3μs，保障域控制器在全工况下的供电稳定性。

• 面对某数据中心客户 FPGA 加速卡 112G PAM4 背板互联需求，主导全链路三维全波仿真与差分 S 参数提取，通过模型-实测迭代将仿真与 VNA 测量相关性提升至 0.96，精确识别并消除过孔 stub 谐振，使 Nyquist 频率处通道插损改善 2.2 dB，一次投板即满足 IEEE 802.3ck 规范。

• 引入 COM 分析框架量化多板互连通道操作余量，协同客户优化连接器选型及板材匹配，将系统 COM 值从 2.9 dB 提升至 4.8 dB，远超 3 dB 行业基线，从根本上杜绝量产批次间的眼图闭合隐患。

• 为验证极限条件下的信号裕量，搭建含 CTLE、DFE 自适应及 FEC 统计的 IBIS-AMI 仿真平台，结合实测 S 参数生成 10^12 量级眼图模板，最终在 112G PAM4 速率下保障眼图水平张开度达 0.82 UI，满足客户 1E-15 BER 无错运行要求。

域控制器低噪声电源分配方案获公司年度技术创新认可

5G基站基带板信号完整性攻关项目团队协作标杆

基于FPGA的实时信号处理系统获本科组全国一等奖