林若曦 · 电路工程师

中文·tech #电子、半导体 #中级电路工程师
林若曦
中级电路工程师
150 0000 1111zhaoliu@example.comzhaoliu苏州
github.com/username
1992-09在职-看机会20K-30K
汉族共青团员福建厦门未婚

个人总结

林若曦从半导体测试切入物联网硬件,3年内主导完成多款可穿戴及工业传感产品的全流程硬件设计,累计出货超6万套。她专注于高速数字与混合信号电路,多次在ARM+DDR3核心板及模拟前端设计中实现一版流片点亮或认证一次性通过;通过SI/PI仿真、EMC整改与DFM优化,将原型验证周期压缩近30%、SMT直通率提升至99.4%。她主导搭建自动化测试与校准平台,将单板功能测试压缩至2.3分钟、工业模块校准压缩至50秒,并输出可复用设计规范,有力支撑后续产品快速迭代。同时,她具备扎实的射频通道设计与失效分析能力,独立完成射频治具与负载板开发,将参数测试效率提升43%、BOM成本降低11%。在核心板与传感器模块量产中,她持续提升关键指标——PPG信噪比提升6 dB、全负载功耗降低27%,保障多款产品按时完成临床比对并上市。

工作经历

电路工程师L-Tech
2023-09 - 至今
电路工程师|硬件研发部
  • 主导某型智能手表主控平台设计,基于ARM+DDR3架构在Altium Designer中完成6层HDI原理图与PCB layout,运用HyperLynx进行DDR时序与高速总线信号完整性仿真,一版打板即成功点亮,将原型验证周期压缩近30%。

  • 负责可穿戴多体征传感器模块的混合信号电路设计,优化TIA前端与低噪声电源布局,将PPG信号信噪比提升6 dB,整板功耗控制在12 mW以内,模块顺利集成至旗舰健康手表并进入临床比对。

  • 针对穿戴产品金属机身与高密度互连带来的电磁兼容风险,主导预扫描与整改,重构高速信号回流路径、增加分区屏蔽与共模滤波策略,产品一次性通过FCC Part 15B及EN 301 489认证,避免因EMC问题导致上市延期。

  • 输出BOM、Gerber及ICT/PCBA测试方案,主导NPI阶段3轮试产支持,通过DFM优化将SMT一次直通率从89%提升至97.5%,并协助建立产线校准规程,保障6万+套主控与传感器模块按时交付。

高速数字电路Altium Designer信号完整性仿真穿戴式产品原理图设计PCB layout电磁兼容整改
助理电路工程师芯测科技
2022-07 - 2023-08
助理电路工程师|测试工程部
  • 深度参与3款半导体测试负载板原型开发,基于PADS独立完成模拟信号链与多路电源域的原理图及四层PCB布局,保障关键信号完整性,设计一次通过工程评审。

  • 主导关键信号链路中运放、ADC、精密电阻等120余颗元器件的参数分析与替代选型,协同供应商完成样品验证,BOM成本降低约11%,交付周期缩短2周。

  • 针对射频校准板在2.4 GHz频段的频偏与功率波动问题,独立完成焊接调试及S参数实测,通过失效分析定位3类阻抗失配根因,优化匹配网络后批量校准一次通过率从84%提升至97%。

  • 建立产线常见故障排查树与标准化复现流程,累计处理焊接异常、器件批次偏移等现场问题40余起,将平均故障定位时间压缩至2小时以内,支撑800+片板卡按时交付。

模拟电路PADS元器件选型射频测试焊接调试失效分析

项目经历

电路设计负责人L-Tech
2024-03 - 2024-09
电路设计负责人
  • 主导基于ARM Cortex-M4平台的核心板方案设计与原理图绘制,运用Cadence Sigrity对DDR3高速接口进行前仿真与板级信号完整性分析,优化端接拓扑与走线约束,将DDR3写入时序裕量提升至218 ps,一版流片通过功能验证。

  • 针对可穿戴设备严苛功耗要求,重构电源树并设计多级动态电压调节策略,结合低功耗器件选型,将核心板待机功耗降至42 μA,全负载运行功耗较上版下降27%。

  • 独立完成8层HDI板layout指导与关键高速走线评审,通过PDN仿真优化去耦网络阻抗,电源噪声纹波控制在±22 mV以内,EMC辐射发射预测试一次通过CISPR 22 Class B限值。

  • 协同嵌入式与结构团队定义板级接口规范,引入量产可测试性设计(DFT),自制产线校准工装,将单板功能测试压缩至2.3分钟,试产500片直通率达99.4%。

  • 搭建核心板信号质量与功耗自动化测试平台,输出12份设计验证报告与高速布线规范,支撑后续3款穿戴产品核心板快速复用,设计周期平均缩短4周。

ARM Cortex-M4DDR3 布线信号完整性高速数字设计Cadence Sigrity功耗优化
核心成员L-Tech
2023-09 - 2024-01
核心成员
  • 主导工业级多通道热电偶采集模块的混合信号电路设计,针对K型热电偶微伏级信号,设计低漂移仪表放大器与4-20mA变送输出级,在Altium Designer中完成4层混合信号PCB布局,将输入等效噪声电压控制在2.3 μVpp以内,实现0.1℃温度分辨力与满量程±0.5℃精度。

  • 建立从传感器端到电流输出端的全链路噪声模型,优化模拟前端滤波网络与数字电源分割,配合钢网开孔与回流焊曲线调试,将输出纹波及毛刺降低至28 mVpp以下,一次通过现场仪表兼容性验证。

  • 针对工业现场强静电与浪涌环境,设计三级防护电路(TVS+共模扼流圈+RC吸收),模块顺利通过IEC 61000-4-2接触±8 kV、空气±15 kV静电放电测试,首版工程样机即满足量产准入标准。

  • 编写自动化标定与线性化固件协同方案,将单板校准时间从约3分钟压缩至50秒,支撑首批2000台工业传感节点按时交付,并输出面向产线的调试与防护设计规范。

模数混合低噪声设计热电偶信号调理4-20mA 输出Altium Designer静电防护
电路助理芯测科技
2022-11 - 2023-05
电路助理
  • 独立负责某射频前端模组量产测试治具的信号链路设计,基于射频开关矩阵与多级LNA搭建多通道调理电路,使用PADS Router完成6层高密度PCB Layout,实现16通道间50 Ω阻抗匹配与全链路插损<2.8 dB。

  • 运用矢量网络分析仪对LNA外围匹配网络进行仿真-实测联合调试,将2.4 GHz及5.8 GHz频段各端口回波损耗优化至-18 dB以下,带内增益平坦度改善0.5 dB,小信号测试信噪比提升3 dB。

  • 针对高隔离需求,设计分腔屏蔽结构并定义吸波材料位置与接地过孔阵列,相邻通道串扰压制在-70 dBc以下,根除批量测试中的邻道误抓问题。

  • 治具交付后,单板射频参数测试时间从120秒压缩至68秒,效率提升约43%;编写《射频治具调试及阻抗匹配规范》,被团队平行复用于后续3款校准板开发,设计复用率超60%。

射频开关矩阵阻抗匹配LNA 外围电路矢量网络分析仪PADS Router屏蔽腔设计

教育经历

西安电子科技大学电子工程学院电子信息工程学士GPA: 3.6/4.0
2018-09 - 2022-06

专业技能

高速数字电路与信号完整性设计
9/10
精通
信号完整性仿真
9/10
精通
模拟与混合信号电路设计
7/10
熟练
PCB Layout
9/10
精通
电磁兼容性设计
7/10
熟练
射频电路设计与测试
7/10
熟练
嵌入式硬件开发
7/10
熟练
硬件故障排除与失效分析
7/10
熟练

荣誉奖项

年度最佳技术新人honor
2023

入职芯测科技首年因快速解决射频测试板量产故障获研发中心表彰。

示例数据,仅供参考